2011 武汉Xilinx 大学教师WorkShop(柒)邀请函
基于Xilinx FPGA的动态可重构配置课程
尊敬的老师：
您好！
为在华中地区推广最新可编程技术与部份可重构技术，及配合高校教学改革，美国XILINX大学计划部与依元素科技在华中科技大学电信学院为华中地区的教授讲师举办为期2天的workshop课程培训。讲师来自美国XILINX 大学计划部资深外籍讲师。

本课程介绍了如何利用 ISE?、PlanAhead? 与嵌入式开发套件（EDK）软件工具构建、实现和下载可部分重配置（PR）FPGA 设计。您会深刻理解 PR 技术以及如何实现成功的 PR 设计。您还会确定最佳设计方法，了解 PR 设计流程的奥妙。
本课程介绍了成功创建 PR 设计所需的工具流程和技巧。它还介绍了几种 PR 系统适用编码风格方面的技巧，以及系统级设计考虑因素和实际应用
本次培训配备硬件实验平台，参加者可以现场动手操作和演示与申请原厂正版软件的捐赠。以及得到Xilinx的大学计划课件与实验例程方便您课后直接进行教学。本次培训对高校教师免费，上机座位数有限，将以报名时间先后安排上机名额。
参会基础:
(1). 完成了FPGA设计基础课程的学习
(2). 完成了性能设计课程的学习
(3). 完成了高级FPGA设计课程的学习
(4). 具有HDL相关工作经验（VHDL或者Verilog）
(5). 利用PlanAhead分析与设计工具进行基本设计

研讨会时间和地点：
时间：2011年6月12-13日
地点： 华中科技大学南一楼东203
主办单位 : Xilinx 大学计划部
依元素科技

有问题请与我们联系：
夏涛
手机: 18671597159
13986068005
电话：027-61389792
电邮：neil.xia@e-elements.com
报名网址: http://www.e-elements.com/cn/bm4.asp

非常感谢您的参与和支持！

研讨会时间安排:

日期时间课程简介实验实验描述
第一天
09：00-11：00课程介绍

11：00-12：00部分重配置方法实验1：部分重配置流程l 介绍基本的 PlanAhead 工具部分重配置流程。实验完成时，您就可以通过 JTAG 连接将部分比特流下载到 ML605 开发板上。
13：00-14：30部分重配置建议
14：30-16：30部分重配置工具流程
– 实验2：构建HDL ICAP控制器介绍如何利用 Platform Flash 存储初始完整比特流和大量部分比特流，以及简单的 HDL 状态机如何根据指令加载部分比特流。
第二天
09：00-11：00管理时钟资源
11：：00-12：00管理时序实验3：部分重配置时序分析和约束介绍区域分组和可重配置划分区如何影响设计性能。利用 TPSYNC 降低分区对时序的影响。
13：00-14：30嵌入式环境(EDK)实验4:EDK部分重配置通过嵌入式 MicroBlaze? 处理器和定制 ICAP 加载器演示低延迟技术。介绍了完成整个嵌入式 PR 设计的方方面面，包括嵌入式硬件设计、软件开发和实现可重配置划分区。该设计利用 System ACE 接口来存储部分比特流。
14：30-16：30部分重配置调试实验5：Chipcope Pro 工具部分重配置监控介绍如何使用 ChipScope Pro 工具监控 ICAP 外设的输入和输出并控制载入 FPGA 的部分比特流。